Les ram dynamiques ou mémoires à accès direct (le terme RAM, random access mémory ou en français mémoire à accès aléatoire est impropre) permettent d'accéder à n'importe quelle adresse de mémoire suivant un schéma en matrice analogue aux mémoires à tores.
L'adresse du bit est divisée en 2 moitiés, l'une commandant le décodeur de colonne, l'autre le décodeur de ligne. A l'intersection des deux, un circuit "ET" commande le bit choisi. On a sur le schéma de droite une matrice à 8X8=64 bits commandée par une adresse à 6 bits (2 ⁶=64). Il y a autant de telles matrices que de bits dans un mot. Dans les chips actuels la matrice ne comprend pas 64 bits mais par exemple 1Gb soit 1 milliard de bits. L'adresse a alors 30 bits dont 15 attaqueront via le décodeur de colonnes 2 ¹⁵ soit 32768 colonnes, et les 15 autres 32768 lignes. Les différents bits d'un mot peuvent être sur des chips différents ; dans ce cas on a des chips" X1"ou "par 1" et il faudra 8 chips de 1Gb (ou 9 avec parité) pour faire une mémoire de 1Go. Ces chips sont regroupés sur une "barrette" ou sur un seul chip, ce qui permet d'avoir toute la mémoire sur un seul chip; on a alors des chips X9; c'est le cas par exemple des clés USB ou des cartes mémoires des appareils photos qui n'ont qu'une seule puce mémoire.
On a vu sur le panneau que les capas se déchargeant progressivement un circuit de rafraichissement était nécéssaire; celui-ci s'effectue colonne par colonne.

NB Les schémas de cette page ont a été trouvés sur l'excellent site de Daniel Robert que nous tenons à remercier.

 

Chaque bit mémoire est constitué d'une petite capacité (en fait la capacité parasite du transistor du schéma a). En réalité la résistance de charge R est remplacée dans les circuits intégrés par un transistor (schéma b).